ADS高速電路設計/信號完整性仿真專題之串擾

2017-04-03 by:CAE仿真在線來源:互聯(lián)網(wǎng)

編者注:高速電路設計是當下電路發(fā)展的趨勢,那么仿真對于高速電路設計而言是不可或缺的一種手段。15年的時候開始給大家分享一些軟件使用方法,接下來結(jié)合一些實際和熱點問題給小伙伴們繼續(xù)分享。大家對于一些比較關注的話題或者困惑的問題,也可以留言,進一步交流。

鑒于國內(nèi)外的很多ADS的資料都是微波射頻領域的,接下來,會慢慢的分享一些ADS在信號完整性領域經(jīng)常使用的小功能和技巧。

今天給大家介紹使用ADS進行串擾的仿真。串擾在高速電路設計中被提及非常多的一個話題,串擾要么不產(chǎn)生問題,要產(chǎn)生了問題就很難解決,所以建議大家在做設計之前做一些串擾仿真,通過仿真了解各種因素對串擾產(chǎn)生的影響,這樣比大家死機硬背一些教條主義經(jīng)驗要好的多。

關于串擾的理論,大家可以參照Eric的《信號完整性分析》等書籍。

小伙伴們可能都知道,串擾與很多因素有關系,如傳輸線之間的耦合長度、傳輸信號的上升時間、傳輸線之間的間距等等。這里就以這三個因素為例,對串擾做一些定性的分析:

在ADS中搭建仿真的拓撲結(jié)構(gòu),這一點非常的重要,因為要是拓撲結(jié)構(gòu)搭建都有問題,那么就使得仿真結(jié)果變得不可分析,所以,在如下的仿真中,都盡量以單一變量做仿真實驗。

得到的串擾結(jié)果如下(藍色為近端串擾NEXT,粉色為遠端串擾FEXT):

1、上升時間:考察上升時間時,其他的參數(shù)都不變,只改變上升時間的變量,所以需要加入變化參量和掃描參數(shù),如下所示:

上升時間從50ps開始,300ns截止,每隔50ps仿真一次,得到的仿真結(jié)果如下:

結(jié)論:隨著上升時間變長,其遠端串擾變小,飽和長度變長。

2、耦合長度:改變耦合長度,其他參數(shù)保持不變。長度由1inch開始,截止到6inch,每隔1inch仿真一次,變化參量和掃描參數(shù)如下:

得到的仿真結(jié)果如下:

結(jié)論: 隨著耦合長度的增加,其遠端串擾一直在增加,在1inch之前就已經(jīng)達到飽和長度,所以在此實驗中,1inch之后增加耦合長度對近端串擾沒有影響。

3、傳輸線間距:改變傳輸線間距,其他參數(shù)保持不變。間距由4mil開始,截止到10mil,每隔1mil仿真一次,變化參量和掃描參數(shù)如下:

得到的仿真結(jié)果如下:

結(jié)論:由仿真結(jié)果可知,其間距越大,其近端串擾和遠端串擾都會變小。

以上這些仿真例子只是拋磚引玉,大家可以進一步的仿真對比微帶線與帶狀線的串擾、仿真對比包地對串擾的影響、傳輸線到參考層的距離等等。

在這些實驗中,講解了ADS參數(shù)掃描(Sweep)的仿真,還可以對多個參數(shù)同時進行掃描,即使用BatchSimulation功能:

其實大家在做硬件電路設計很多時候都會死記硬背很多公式和結(jié)論,比如滿足3W規(guī)則,高速傳輸線鏈路上不能加Via,等等。記得住也記得對當然很好,但是如果記不住也不知道對不對,還不如使用一些簡單的仿真軟件對相關的問題進行仿真,就可以得到很多實用的經(jīng)驗和結(jié)論,那么在設計的時候就可以做到有的放矢。